TMS320C2000 芯片结构及性能概述

jincaizi · 发表于 2009-2-15 19:07:29

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第1章  芯片结构及性能概述
系列是美国TI公司推出的最佳测控应用的定点DSP芯片，其主流产品分为四个系列：C20x、C24x、C27x和C28x。C20x可用于通信设备、数字相机、嵌入式家电设备等；C24x主要用于数字马达控制、电机控制、工业自动化、电力转换系统等。近年来，TI公司又推出了具有更高性能的改进型C27x和C28x系列芯片，进一步增强了芯片的接口能力和嵌入功能，从而拓宽了数字信号处理器的应用领域。
TMS320C28x系列是TI公司最新推出的DSP芯片，是目前国际市场上最先进、功能最强大的32位定点DSP芯片。它既具有数字信号处理能力，又具有强大的事件管理能力和嵌入式控制功能，特别适用于有大批量数据处理的测控场合，如工业自动化控制、电力电子技术应用、智能化仪器仪表及电机、马达伺服控制系统等。本章将介绍TMS320C28x系列芯片的结构、性能及特点，并给出该系列芯片的引脚分布及引脚功能。
1.1  TMS320C28x系列芯片的结构及性能
C28x系列的主要片种为TMS320F2810和TMS320F2812。两种芯片的差别是：F2812内含128K×16位的片内Flash存储器，有外部存储器接口，而F2810仅有64K×16位的片内Flash存储器，且无外部存储器接口。其硬件特征如表1-1所示。
表1-1  硬件特征
特征 F2810 F2812
指令周期（150MHz） 6.67ns 6.67ns
SRAM（16位/字） 18K 18K
3.3V片内Flash（16位/字） 64K 128K
片内Flash/SRAM的密钥有有
Boot ROM 有有
掩膜ROM 有有
外部存储器接口无有
事件管理器A和B（EVA和EVB） EVA、EVB EVA、EVB
*通用定时器 4 4
*比较寄存器/脉宽调制 16 16
*捕获/正交解码脉冲电路 6/2 6/2
看门狗定时器有有
12位的ADC 有有
*通道数 16 16
续表
特征 F2810 F2812
32位的CPU定时器 3 3
串行外围接口有有
串行通信接口（SCI）A和B SCIA、SCIB SCIA、SCIB
控制器局域网络有有
多通道缓冲串行接口有有
数字输入/输出引脚（共享）有有
外部中断源 3 3
供电电压核心电压1.8V
I/O电压3.3V 核心电压1.8V
I/O电压3.3V
封装 128针PBK 179针GHH，176针PGF
温度选择‡    A：-40℃ ~ +85℃
            S：-40℃ ~ +125℃ PBK
仅适用于TMS PGF和GHH
仅适用于TMS
产品状况‡‡
产品预览（PP）
高级信息（AI）
产品数据（PD） AI
（TMP）‡‡‡ AI
（TMP）‡‡‡

注：‡ “S”是温度选择（-40℃ ~ +125℃）的特征化数据，仅对TMS是适用的。
‡‡ 产品预览（PP）：在开发阶段的形成和设计中与产品有关的信息，特征数据和其他规格是设计的目标。TI保留了正确的东西，更换或者终止了一些没有注意到的产品。
高级信息（AI）：在开发阶段的取样和试制中与新产品有关的信息，特征数据和其他规格用以改变那些没有注意到的东西。
产品数据（PD）：是当前公布的数据信息，产品遵守TI的每项标准保修规格，但产品加工不包括对所有参数的测试。
‡‡‡ TMP：最终的硅电路小片，它与器件的电气特性相一致，但是没有进行全部的品质和可靠性检测。

C28x系列芯片的主要性能如下。
1．高性能静态CMOS（Static CMOS）技术
 150MHz（时钟周期6.67ns）（最大）
 低功耗（核心电压1.8V，I/O口电压3.3V）
 Flash编程电压3.3V
2． JTAG边界扫描（Boundary Scan）支持
3．高性能的32位中央处理器（TMS320C28x）
 16位×16位和32位×32位乘且累加操作
 16位×16位的两个乘且累加
 哈佛总线结构（Harvard Bus Architecture）
 强大的操作能力
 迅速的中断响应和处理
 统一的寄存器编程模式
 可达4兆字的线性程序地址
 可达4兆字的数据地址
 代码高效（用C/C++或汇编语言）
 与TMS320F24x/LF240x处理器的源代码兼容
4．片内存储器
 8K×16位的Flash存储器
 1K×16位的OTP型只读存储器
 L0和L1：两块4K×16位的单口随机存储器（SARAM）
 H0：一块8K×16位的单口随机存储器
 M0和M1：两块1K×16位的单口随机存储器
5．根只读存储器（Boot ROM）4K×16位
 带有软件的Boot模式
 标准的数学表
6．外部存储器接口（仅F2812有）
 有多达1MB的存储器
 可编程等待状态数
 可编程读/写选通计数器（Strobe Timing）
 三个独立的片选端
7．时钟与系统控制
 支持动态的改变锁相环的频率
 片内振荡器
 看门狗定时器模块
8．三个外部中断
9．外部中断扩展（PIE）模块
 可支持96个外部中断，当前仅使用了45个外部中断
10．128位的密钥（Security Key/Lock）
 保护Flash/OTP和L0/L1 SARAM
 防止ROM中的程序被盗
11．3个32位的CPU定时器
12．马达控制外围设备
 两个事件管理器（EVA、EVB）
 与C240兼容的器件
13．串口外围设备
 串行外围接口（SPI）
 两个串行通信接口（SCIs），标准的UART
 改进的局域网络（eCAN）
 多通道缓冲串行接口（McBSP）和串行外围接口模式
14．12位的ADC，16通道
 2×8通道的输入多路选择器
 两个采样保持器
 单个的转换时间：200ns
 单路转换时间：60ns
15．最多有56个独立的可编程、多用途通用输入/输出（GPIO）引脚
16．高级的仿真特性
 分析和设置断点的功能
 实时的硬件调试
17．开发工具
 ANSI C/C++编译器/汇编程序/连接器
 支持TMS320C24x/240x的指令
 代码编辑集成环境
 DSP/BIOS
 JTAG扫描控制器（TI或第三方的）
 硬件评估板
18．低功耗模式和节能模式
 支持空闲模式、等待模式、挂起模式
 停止单个外围的时钟
19．封装方式
 带外部存储器接口的179球形触点BGA封装
 带外部存储器接口的176引脚低剖面四芯线扁平LQFP封装
 没有外部存储器接口的128引脚贴片正方扁平PBK封装
20．温度选择
 A：-40℃ ~ +85℃
 S：-40℃ ~ +125℃
C28x系列芯片的功能框图如图1-1所示。

代码保护的模块
图1-1  C28x功能框图
注：+ 器件上提供96个中断，45个可用；+ XINTF在F2810上不可用。
1.2  引脚分布及引脚功能
TMS320F2812芯片的封装方式为179引脚GHH球形网格阵列BGA（Ball Grid Array）封装和176引脚PGF低剖面四芯线扁平LQFP（Low-profile Quad）封装，其引脚分布分别如图1-2（BGA封装底视图）和图1-3（LQFP封装顶视图）所示。TMS320F2810芯片的封装方式为128引脚PBK LQFP封装，其引脚分布情况如图1-4（顶视图）所示。
表1-2详细描述了芯片F2810和F2812的引脚功能及信号情况。所有输入引脚的电平均与TTL兼容；所有引脚的输出均为3.3V CMOS电平；输入不能承受5V电压；上拉电流/下拉电流均为100μA。所有引脚的输出缓冲器驱动能力（有输出功能的）典型值是4mA。

图1-2  179引脚BGA封装底视图

图1-3  176引脚LQFP封装顶视图

图1-4  128引脚PBK封装顶视图

表1-2  引脚功能和信号情况‡
名  字引脚号 I/O/Z PU/PDS 说明
179针GHH
封装 176针PGF
封装 128针PBK
封装
XINTF信号（只限于F2812）
XA[18] D7 158 — O/Z —
XA[17] B7 156 — O/Z —
XA[16] A8 152 — O/Z —
XA[15] B9 148 — O/Z —
XA[14] A10 144 — O/Z —
XA[13] E10 141 — O/Z —
XA[12] C11 138 — O/Z — 19位地址总线
XA[11] A14 132 — O/Z
XA[10] C12 130 — O/Z —
XA[9] D14 125 — O/Z —
XA[8] E12 125 — O/Z —
XA[7] F12 121 — O/Z —
XA[6] G14 111 — O/Z —
XA[5] H13 108 — O/Z —
XA[4] J12 103 — O/Z —
XA[3] M11 85 — O/Z —
XA[2] N10 80 — O/Z —
XA[1] M2 43 — O/Z —
XA[0] G5 18 — O/Z —
XD[15] A9 147 — I/O/Z PU 16位数据总线
XD[14] B11 139 — I/O/Z PU
XD[13] J10 97 — I/O/Z PU
XD[12] L14 96 — I/O/Z PU
XD[11] N9 74 — I/O/Z PU
XD[10] L9 73 — I/O/Z PU
XD[9] M8 68 — I/O/Z PU
XD[8] P7 65 — I/O/Z PU
XD[7] L5 54 — I/O/Z PU
XD[6] L3 39 — I/O/Z PU
XD[5] J5 36 — I/O/Z PU
XD[4] K3 33 — I/O/Z PU
XD[3] J3 30 — I/O/Z PU
XD[2] H5 27 — I/O/Z PU
XD[1] H3 24 — I/O/Z PU
XD[0] G3 21 — I/O/Z PU
续表
名  字引脚号 I/O/Z PU/PDS 说明
179针GHH
封装 176针PGF
封装 128针PBK
封装
XINTF信号（仅F2812）
XMP/
F1 17 — I PU 可选择微处理器/微计算机模式。可以在两者之间切换。为高电平时外部接口上的区域7有效，为低电平时区域7无效，可使用片内的Boot ROM功能。复位时该信号被锁存在XINTCNF2寄存器中，通过软件可以修改这种模式的状态。此信号是异步输入，并与XTIMCLK同步

E7 159 — I PU 外部DMA保持请求信号。为低电平时请求XINTF释放外部总线，并把所有的总线与选通端置为高阻态。当对总线的操作完成且没有即将对XINTF进行访问时，XINTF释放总线。此信号是异步输入并与XTIMCLK同步
K10 82 — O/Z — 外部DMA保持确认信号。当XINTF响应的请求时呈低电平，所有的XINTF总线和选通端呈高阻态。和信号同时发出。当有效（低）时外部器件只能使用外部总线
P1 44 — O/Z — XINTF区域0和区域1的片选，当访问XINTF区域0或1时有效（低）

P13 88 — O/Z — XINTF区域2的片选。当访问XINTF区域2时有效（低）
B13 133 — O/Z — XINTF区域6和7的片选。当访问区域6或7时有效（低）

N11 84 — O/Z — 写有效。有效时为低电平。写选通信号是每个区域操作的基础，由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定

M3 42 O/Z — — 读有效。低电平读选通。读选通信号是每个区域操作的基础，由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定。注意：和是互斥信号

XR/
N4 51 — O/Z — 通常为高电平，当为低电平时表示处于写周期，当为高电平时表示处于读周期
续表
名  字引脚号 I/O/Z PU/PDS 说明
179针GHH
封装 176针PGF
封装 128针PBK
封装
XREADY B6 161 — I PU 数据准备输入，被置1表示外设已为访问做好准备。XREADY可被设置为同步或异步输入。在同步模式中，XINTF接口块在当前周期结束之前的一个XTIMCLK时钟周期内要求XREADY有效。在异步模式中，在当前的周期结束前XINTF接口块以XTIMCLK的周期作为周期对XREADY采样3次。以XTIMCLK频率对XREADY的采样与XCLKOUT的模式无关
JTAG和其他信号
X1/XCLKIN K9 77 58 I 振荡器输入/内部振荡器输入，该引脚也可以用来提供外部时钟。28x能够使用一个外部时钟源，条件是要在该引脚上提供适当的驱动电平，为了适应1.8V内核数字电源（VDD），而不是3.3V的I/O电源（VDDIO）。可以使用一个嵌位二极管去嵌位时钟信号，以保证它的逻辑高电平不超过VDD（1.8V或1.9V）或者去使用一个1.8V的振荡器
X2 M9 76 57 I 振荡器输出
XCLKOUT F11 119 87 O — 源于SYSCLKOUT的单个时钟输出，用来产生片内和片外等待状态，作为通用时钟源。XCLKOUT与SYSCLKOUT的频率或者相等，或是它的1/2，或是1/4。复位时XCLKOUT = SYSCLKOUT/4
TESTSEL A13 134 97 I PD 测试引脚，为TI保留，必须接地

D6 160 113 I/O PU 器件复位（输入）及看门狗复位（输出）。器件复位，XRS使器件终止运行，PC指向地址0x3F FFC0（注：0xXX XXXX中的0x指出后面的数是十六进制数。例如0x3F FFC0=3FFFC0h）当XRS为高电平时，程序从PC所指出的位置开始运行。当看门狗产生复位时，DSP将该引脚驱动为低电平，在看门狗复位期间，低电平将持续512个XCLKIN周期。该引脚的输出缓冲器是一个带有内部上拉（典型值100mA）的开漏缓冲器，推荐该引脚应该由一个开漏设备去驱动
TEST1 M7 67 51 I/O — 测试引脚，为TI保留，必须悬空
TEST2 N7 66 50 I/O — 测试引脚，为TI保留，必须悬空

续表
名  字引脚号 I/O/Z PU/PDS 说明
179针GHH
封装 176针PGF
封装 128针PBK
封装

jincaizi · 发表于 2009-2-15 19:13:06

对TMS320C32的开发可以用汇编语言,也可以用C语言。使用汇编语言的优点在于运行速度快、可以充分利用芯片的硬件特性,但开发速度较慢,程序的可读性差;而C语言的优势在于编程容易、调试快速、可读性好,可以大大缩短开发周期,但C语言对于其片内的没有映射地址的特殊功能寄存器不能操作,如IF和IE,AR0～AR7等。

   1.2 FPGA模块

      该部分主要功能为一个4通道的针对光栅尺的脉冲计数器
,此外,还承担部分地址译码的工作。但由于脉冲计数频率高,计数量大,所以必须选择高容量、高性能的可编程逻辑器件。

   ALTERA FLEX(Flexible Logic Element Matrix)10K 系列FPGA,规模从一万门到十万门,可提供720～5392个触发器及6144～24576位RAM,提供30ns、40ns及50ns等几个速率等级,可适应18～105MHz的信号处理速率。ALTERA FLEX10K系列FPGA主要由输入输出单元IOE、掩埋阵列EAB、逻辑阵列LAB及内部连线组成。EAB是在输入和输出端口加有寄存器的RAM块,其容量可灵活变化。所以,EAB不仅可以用于存储器,还可以事先写入查表值来用它构成如乘法器、纠错逻辑等电路。当用于RAM时,EAB可配制成多种形式的字宽和容量。

      LAB主要用于逻辑电路设计,一个LAB包括8个逻辑单元LE,每一个LAB提供4个控制信号及其反相信号,其中两个可用于时钟信号。每一个LE包括组合逻辑及一个可编程触发器。触发器可被配成D,T,JK,RS等各种形式。IOE提供全局的时钟及清零信号输入端口,还提供具有可编程性的各种输入输出端口,如低噪声端口、高速端口等。

   FLEX10K系列芯片是ALTERA公司新近推出的PLD产品。与ALTERA公司先前推出的MAX7000系列EPLD相比,FLEX10K(以下简称10K)系列具有更加丰富的内部资源(最多可达10万门),更加充裕的可配置的I/O管脚(最多达406条)。再加上其低廉的价格,使得10K系列芯片受到越来越多用户的欢迎。

   基于以上原因,我们在本方案中采用ALTERA FLEX10K10,并且考虑到以后设计的连续性,我们可以无需更改硬件电路,就可以更换性能更高的、相同尺寸、相同管脚配置的ALTERA FLEX10K20。

   1.3 PC通信接口模块

      该模块选用16位的ISA总线与PC相连,CY7C133双口RAM用作数据缓冲。

   ISA总线的使用十分灵活、方便,而且I/O操作比较简单。虽然ISA总线的引脚多但并不是都要用到的,关键是几个固定引脚的应用,例如：I/O CH RDY、I/OR、I/OW、ALE、数据线和地址线,结合起来实现通信。

      在本系统中,双口RAM的 PC端地址线并没有直接采用ISA过来的地址线,而是由FPGA内部地址计数器给定。这是因为,ISA总线上大部分地址都已经被PC系统分配好,直接把2K的双口RAM数据空间映射到ISA总线上并不现实;而且控制系统与PC交换的数据基本上是一系列加工点的坐标参数,采用顺序访问对性能没有影响。因此采用地址计数器方式的顺序访问,完全能够达到设计的要求。

   具体做法是：ISA地址线的A2～A9接到地址比较器74LS688,与设定好的地址作比较,74LS688的片选信号由ISA的IOR和IOW的“与”提供（IOR和IOW在ISA总线访问端口时低有效）,A0,A1接到FPGA,用于选择FPGA内部4个功能不同的寄存器。ISA的ALE用于触发FPGA 内部逻辑功能,锁存ISA总线过来的信号,如图2所示。

      当访问地址清零寄存器时,地址计数值清零;当访问地址增加寄存器时,地址计数值增加“1”。如此类推,访问不同的寄存器就对地址计数值完成不同的操作,把地址计数值直接作为地址送给双口RAM,就可以实现ISA总线访问双口RAM了。

   1.4 输出模块

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p;    输出模块采用模拟输出,经外部放大驱动电机的方案。D/A转换芯片选择DAC7744。

   DAC7744是高性能的4通道16位高速D/A,主要特点如下：

● 输出通道：独立4 路
● 输出信号范围：0～5V;0～10V;±5V;±10V
● 输出阻抗：≤2Ω
● D/A转换器件：DAC7744
● D/A转换分辨率：16位
● D/A转换码制：二进制原码（单极性）二进制偏移码（双极性）
● D/A转换时间：≤1μs
● D/A转换综合误差：≤0.02% FSR
● 电压输出方式负载能力：5mA/路

   1.5 存储模块


   存储模块用于存储系统程序和数据,主要由SRAM(2片CY7C1021)和FLASH（AM29F400B）组成。外围存储电路如图3所示。
   2 软件设计

      该运动控制卡应用时插在工控机的ISA槽上,与上位机配合工作。首先在上位NC机输入加工曲线,由上位机做粗插补,然后把数据通过ISA接口传递给控制卡。控制卡对接收到的数据再做细插补——采用三次B样条插值,然后发送给DA,驱动电机运动。DSP通过FPGA进行脉冲计数,读出直线电机光栅尺的反馈信息,然后采用离散PID控制算法调整,以便于电机运动控制的最优化。

      运动控制算法的核心是先用B样条插值法把目标点进一步细化,使运动曲线更平滑,然后在运动过程中采用PID算法进行调整,最终达到高速高精的设计要求,图3给出了系统软件流程图。

   2.1 B样条插值


   目前许多先进的CAD/CAM系统都采用了B样条曲线。其特点是,可用统一的数学形式精确表示分析曲线（如直线,圆锥曲线等）和自由曲线（如均匀B样条曲线等）,因而便于用统一的数据库管理、存储,程序量可以大大减少;非均匀B样条曲线定义中的权因子使外形设计更加灵活方便,设计人员通过调整具有直观几何意义的点、线、面元素即可达到预期的效果。

   本系统采用三次B样条曲线作为精插补算法,该算法应用在控制卡中可以得到比较满意的效果。计算过程中只需要相邻4个点的位置数据,(x0,y0),(x1,y1),(x2,y2),(x3,y3),就可以构造出平滑的曲线。

   公式以坐标分量形式表示为：


   2.2 PID控制

      在控制领域中,PID控制算法是一种常用的算法,PID是比例、积分、微分的缩写。PID的合理的参数估计、比较,可以通过MATLAB的传递函数模型仿真来得到。

      由于该系统是数字系统,采用的都是数字量,所以必须把PID算法离散化才能使用。又由于系统的存储空间有限,算法的存储空间开销不能太大,所以采用了离散化的增量式PID算法。该算法在运算过程中只需要保留最近3次的误差数据,就能够推导出下一次的输出量,节省了大量的数据空间,提高了运算速度,有很强实用价值。

&nb
sp; 公式如下：


      μ( k ),μ( k-1 )分别是k和k-1时刻的输出量,在系统中体现为DA的输出量。
      e( k ),e( k-1 ),e( k-2 )分别是k,k-1,k-2 时刻的偏差值,在系统中体现为该时刻实际位置与目标位置的偏差。
      T,Td,Ti,Kp是PID公式的常量,不同的数值代表着PID系统的微分、积分、比例调节作用的强度和效果。
   3 小结

      在开放式数控系统中应用基于DSP+FPGA的运动控制卡,DSP承担了CNC系统中实时性要求较高的模块功能。利用DSP高速运算能力和实时信号处理能力,采用先进的Bspline插补算法,使该DSP运动控制卡具有高速、高精度的性能,结合FPGA芯片的先进技术,使该运动控制卡的集成性、可靠性大大提高。本运动控制卡目前是基于ISA总线设计的,今后将考虑把该系统移植到PCI总线上,将能进一步提高系统的处理速度能力,适应更高要求。

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