求SPI总线协议

jinheng

有与工作需要，小弟需学习SPI总线，不知那位大哥大姐有，能给我一份吗？phj0605@126.com

chinaebwcom

SPI是一个环形总线结构，由ss（cs）、sck、sdi、sdo构成，其时序其实很简单，主要是在sck的控制下，两个双向移位寄存器进行数据交换。
      假设下面的8位寄存器装的是待发送的数据10101010，上升沿发送、下降沿接收、高位先发送。
/ |6 e1 s+ E4 T. q0 |      那么第一个上升沿来的时候 数据将会是sdo=1；寄存器=0101010x。下降沿到来的时候，sdi上的电平将所存到寄存器中去，那么这时寄存器=0101010sdi，这样在8个时钟脉冲以后，两个寄存器的内容互相交换一次。这样就完成里一个spi时序。
      例子：
$ ~% D2 R# `& R8 B3 u2 V9 [! z      假设主机和从机初始化就绪：并且主机的sbuff=0xaa，从机的sbuff=0x55，下面将分步对spi的8个时钟周期的数据情况演示一遍:假设上升沿发送数据
+ L% v2 E  b. l3 Z, _% g$ J  D

脉冲	主机sbuff	从机sbuff	sdi	sdo
0	10101010	01010101	0	0
1上	0101010x	1010101x	0	1
1下	01010100	10101011	0	1
2上	1010100x	0101011x	1	0
2下	10101001	01010110	1	0
3上	0101001x	1010110x	0	1
3下	01010010	10101101	0	1
4上	1010010x	0101101x	1	0
4下	10100101	01011010	1	0
5上	0100101x	1011010x	0	1
5下	01001010	10110101	0	1
6上	1001010x	0110101x	1	0
6下	10010101	01101010	1	0
7上	0010101x	1101010x	0	1
7下	00101010	11010101	0	1
8上	0101010x	1010101x	1	0
8下	01010101	10101010	1	0

$ \" i* K/ E( n  h
0 ^) u+ u! J2 x4 [! u' [这样就完成了两个寄存器8位的交换，上面的上表示上升沿、下表示下降沿，sdi、sdo相对于主机而言的。其中ss引脚作为主机的时候，从机可以把它拉底被动选为从机，作为从机的是时候，可以作为片选脚用。根据以上分析，一个完整的传送周期是16位，即两个字节，因为，首先主机要发送命令过去，然后从机根据主机的名准备数据，主机在下一个8位时钟周期才把数据读回来
SPI 总线是Motorola公司推出的三线同步接口，同步串行3线方式进行通信:一条时钟线SCK，一条数据输入线MOSI，一条数据输出线MISO;用于CPU与各种外围器件进行全双工、同步串行通讯。SPI主要特点有:可以同时发出和接收串行数据;可以当作主机或从机工作;提供频率可编程时钟;发送结束中断标志;写冲突保护;总线竞争保护等。图3示出SPI总线工作的四种方式，其中使用的最为广泛的是SPI0和SPI3方式(实线表示):

http://www.ca800.com/uploadfile/maga/2005-7-19/20057199511279555.gif

图2   SPI总线四种工作方式

SPI模块为了和外设进行数据交换，根据外设工作要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性（CPOL）对传输协议没有重大的影响。如果CPOL=0，串行同步时钟的空闲状态为低电平；如果CPOL=1，串行同步时钟的空闲状态为高电平。时钟相位（CPHA）能够配置用于选择两种不同的传输协议之一进行数据传输。如果CPHA=0，在串行同步时钟的第一个跳变沿（上升或下降）数据被采样；如果CPHA=1，在串行同步时钟的第二个跳变沿（上升或下降）数据被采样。SPI主模块和与之通信的外设音时钟相位和极性应该一致。SPI接口时序如图3、图4所示。
二，.SPI功能模块的设计
根据功能定义及SPI的工作原理，将整个IP Core分为8个子模块：uC接口模块、时钟分频模块、发送数据FIFO模块、接收数据FIFO模块、状态机模块、发送数据逻辑模块、接收数据逻辑模块以及中断形式模块。
! N( s& W0 U+ _' P* q3 r- g; E" i深入分析SPI的四种传输协议可以发现，根据一种协议，只要对串行同步时钟进行转换，就能得到其余的三种协议。为了简化设计规定，如果要连续传输多个数据，在两个数据传输之间插入一个串行时钟的空闲等待，这样状态机只需两种状态（空闲和工作）就能正确工作